Inas / si nanodalelių hetero-sankryžų tuneliniai tranzistoriai | mokslinės ataskaitos

Inas / si nanodalelių hetero-sankryžų tuneliniai tranzistoriai | mokslinės ataskaitos

Anonim

Dalykai

  • Elektros ir elektronikos inžinerija
  • Elektroniniai ir spintroniniai įtaisai
  • Elektroniniai prietaisai

Anotacija

Heterostruktūrinių tunelių sankryžos neplaninių vartų, esančių visame nanodaviniame (GAA NW) tunelyje, FET (TFET) parodė reikšmingą „ON“ būsenos tunelio srovės padidėjimą, palyginti su jų visu siliciu. Čia parodoma unikali nanovamzdelių TFET koncepcija hetero-struktūros konfigūracijoje, galinčioje pasiekti daug didesnę pavaros srovę nei GAA NW TFETs. Naudojant vidinius / išorinius šerdies korpuso vartus, naudojamas vienas III-V hetero struktūrizuotas nanovamzdelių TFET išnaudoja fiziškai didesnį tunelio plotą, tuo pačiu pasiekdamas didesnę vairuotojo srovę (I ON ) ir taupydamas nekilnojamąjį turtą, pašalindamas masyvo poreikį. Skaitmeniniai modeliavimai parodė, kad 10 nm plonas nanovamzdelių TFET su 100 nm šerdies varteliais turi 5 x normalizuotą išėjimo srovę, palyginti su 10 nm skersmens GAA NW TFET.

Įvadas

Tunelių lauko tranzistoriai (TFET) suteikia įdomių galimybių spręsti du pagrindinius iššūkius, su kuriais susiduria agresyviai pritaikyta įprastinė CMOS technologija: (i) didėjantys tiekimo įtampos (V DD ) sunkumai ir (ii) mažinantys nuotėkio srovės, mažinančios I ON / I OFF perjungimo santykis. Abu jie lemia didesnį prietaisų energijos suvartojimą, tuo tarpu plačiajam ultra mobiliųjų įrenginių skaičiavimo galimybių pritaikymui mums reikia visiškai priešingo (energijos efektyvumo). Sumažėjus tranzistoriaus vartų ilgiui, dėl geresnio veikimo reikia sumažinti maitinimo įtampą V DD ir tuo pačiu slenkstinę įtampą V T, kad būtų išlaikytas aukštas perkrovos koeficientas (V DD - V T ) 1 . Tačiau tai padarius eksponentiškai padidėja „OFF“ būsenos nuotėkio srovė (I OFF ) dėl fizinio apribojimo, paprastai vadinamo 60 mV / dec. Apatinio slenksčio nuolydžio (SS) kliūtimi. Tai būdinga visai dabartinės kartos elektronikai, kuriai naudojami CMOS tranzistoriai, turintys virš barjerų esančią įkrovos transportavimo fiziką.

Be to, laikoma, kad tranzistoriaus neveikiančiosios galios išsklaidymas yra proporcingas 1 :

Image

Norint sumažinti energijos suvartojimą, VDD sumažinimas yra be galo svarbus, o tam savo ruožtu reikalingi įtaisai su kietu SS, leidžiančiu greičiau įsijungti esant žemai maitinimo įtampai. Priešingai nei klasikiniai MOSFET, kai įkrovos nešikliai yra termiškai įpurškiami nuleidžiant energijos barjerą, TFET pagrindinis transportavimo mechanizmas yra tarpjuostinis tuneliavimas, kai įkrovos nešėjai perkelia iš vienos energijos juostos į kitą smarkiai paspartintoje p + / n + sankryžoje. . TFET metu juostos tarp tunelių gali būti staigiai įjungiamos „ON“ ir „OFF“, kontroliuojant juostos lenkimą kanalo srityje, naudojant šaltinį nuo vartų iki šaltinio, V gs . Tai gali būti realizuota atvirkščiai nukreipto kaiščio struktūroje, kur asimetrinis dopingas naudojamas ambipoliniam transportui slopinti 1 . Nors visi silicio TFET buvo kruopščiai ištirti, naudojant technologinius variklius, pvz., Aukšto κ dielektriko, staigių dopingo profilių panaudojimą tunelio sankryžoje, ypač ploną kūną, didesnio šaltinio dopingą, dvigubus vartus, vartų oksidą. suderinta su vidine sritimi, o trumpesnis vidinės srities (ir vartų) ilgis, I ON pasiektas tik 100 μA / μm - 100 μA / μm. Straipsnis pristatomas „IEEE Euro“. Sol. Stat. Dev. Res. Konf., Sevilija, Ispanija. „Sevilla“: IEEE. (DOI: 10.1109 / ESSDERC.2010.5618418). (2010 m. Rugsėjis). "Href = / articles / srep09843 # ref2 aria-label =" 2 nuoroda "data-track = spustelėkite data-track-label = link> 2. Vienas iš efektyvesnių būdų radikaliai pagerinti I ON yra naudojant šaltinio purkštuvą naudojant mažo juostos tarpą. Čia mažesnė faktinė įkrovos nešėjų masė padidina tuneliavimo tikimybę pagal trikampio Wentzel – Kramer – Brillouin (WKB) apytikslį 3.4 . PMOS TFETs yra atitinkamai germanis (Ge) ir indio arsenidas (InAs). Modeliavimo tyrimais, naudojant aukščiau pateiktas medžiagas heterostruktūroje, nustatyta I ON reikšmės 244 µA / µm ir 83 µA / µm Ge ir InAs NTFET ir PTFET, atitinkamai, kurie atitiko I ON patobulinimus, atitinkamai> 400 × ir> 100 ×, palyginti su visais jų Si plokštumais. 1. Derinant tai su nauja ir unikalia neplanine architektūra, atsiveria naujos galimybės TFET, kurios yra lygiavertės. su tradiciniais Boltzmanno tranzistoriais. 1 lentelėje apibendrinti kai kurie naujausi moderniausias III-V šaltinio TFET demonstracijas.

Pilno dydžio lentelė

Neseniai parodėme unikalius vertikalių nanovamzdelių architektūros, turinčios šerdies apvalkalo vartus, pranašumus, kad būtų pagerintos pavaros srovės galimybės, palyginti su silicio nanolaidais. Įkvėptas anglies nanovamzdelių, nanovamzdelių architektūra atkartoja visus „nanowire“ (GAA NW) įtaisus, turinčius išorinius (apvalkalinius) vartus, taip pat vidinius (pagrindinius) vartus nanovaidos viduje, todėl jie yra tuščiaviduriai cilindriniai. Palyginus su nanovielių rinkiniais, nanovamzdelių architektūra pralenkia pavaros srovės galimybes, CV / I metriką (ty vidinių vartų uždelsimą), energijos suvartojimą ir ploto efektyvumą 5, 6, 7, 8 . Šiame darbe mes pateikiame hetero struktūros Si / InAs p-kanalo TFET įrenginio koncepciją, apjungiančią mažo dažnių tarpo šaltinio purkštuvo pranašumus ir būdingą didelės pavaros srovės pranašumą NTFET (1 paveikslas).

Image

Visas dydis

Tuneliavimas TFET įrenginiuose yra valdomas tarpjuostinių tunelių tikimybės per tunelinį barjerą, kuris paprastai apskaičiuojamas naudojant WKB apytikslę 9 :

Image
Kur m * yra faktinė masė, E g yra juostos tarpas, λ yra ekrano tunelio ilgis ir Δ Φ yra galimas skirtumas tarp šaltinio valentinės juostos ir kanalo laidumo juostų. Iš šio paprasto trikampio aproksimacijos matome, kad juostos tarpas (E g ), faktinė nešančioji masė (m *) ir ekrano tunelio ilgis (λ) turėtų būti kuo mažesni, kad padidėtų tuneliavimo tikimybė. Nors E g ir m * yra nuo medžiagos priklausomi parametrai, λ priklauso nuo kitų parametrų, tokių kaip įrenginio geometrija, dopingo profiliai ir vartų talpa. Maža λ reikšmė reikštų stiprų kanalų juostų moduliavimą vartais 1 . Įrodyta, kad didžiausias tuneliavimo greitis, taigi ir mažiausios λ vertės, buvo rastas vartojant „aplink visus“ (GAA) architektūrą 10 nm skersmens nanolaidai, o ypač plonų kėbulų (UTB) dvigubų vartų FET rodikliai yra palyginti didesni λ vertės 10 . Plokštieji UTB turi didžiausią λ reikšmę 10 . Kadangi λ taip pat yra jautrus vartų talpai, tunelio tikimybę taip pat galima padidinti naudojant didelius κ vartų dielektrikus ir mažą kanalo korpuso storį. Taip pat dopingo profilio staigumas tunelio sankryžoje yra svarbus kontroliuojant Δ Φ. Kad tunelių barjerą būtų kuo mažiau, aukštas dopingo šaltinio lygis turi nukristi iki vidinio kanalo kuo trumpesnio pločio. Paprastai tam reikia pakeisti dopingo koncentraciją maždaug 4–5 dydžiais tik kelių nanometrų atstumu 1 .

Turėdami omenyje tai, kas išdėstyta, mes hipotezuojame, kad puikus nanovamzdelių TFET elektrostatinis valdymas įgalins staigaus įjungimo charakteristikas, išlaikant žemas I OFF reikšmes, panašias į NW TFET. Ši tranzistoriaus architektūra kartu su mažos juostos tarpo šaltinio medžiaga hetero-struktūros konfigūracijoje įgalintų didesnį tarpjuosčių tunelių dažnį, palyginti su viso silicio TFET struktūra. Dėl šios priežasties InAs buvo pasirinkta kaip pradinė medžiaga TF tipo TFET taikymui, nes teoriškai jos juostos tarpas yra 0, 385 eV, o elektronų efektyvioji masė - 0, 026 m o 11 . Neseniai atliktas eksperimentinis InAs NW ant Si parodymas (111) parodė, kad NW gali augti be netinkamo dislokavimo mažesniems nei 20 nm skersmenims, o tai priskiriama deformacijos lauko sumažėjimui dėl NW nanometrų masto pėdsakų 12. . Autoriai nustatė, kad mažo skersmens šiaurės vakarų hetero struktūroje yra mažiau netinkamų dislokacijų, kurios kiekybiškai slopina spąstams pritaikytą tuneliavimą per dislokacijos lygius, ir kad grynas tunelių juosta tarp juostų yra dominuojantis tuneliavimo procesas. Didžiausia tos pačios grupės InAs normalizuota srovė yra 0, 5 mA / µm n tipo, naudojant p + Si šaltinį, ir Zn, sudaryto iš n + InAs 12 kanalo.

Rezultatai

(2 pav.) Parodyta imituojamo p kanalo nanovamzdelio TFET energijos juostos schema. (3 paveikslas (a)) palyginamos normalizuotos 10 ds- V gs charakteristikos 10 nm plonos NTFET (su 100 nm vidinio šerdies vartų skersmens, CG dia ) ir 10 nm skersmens NWFET, kai V dd = 1 V. Perdavimo charakteristikos esant žemesnei tiekiamai įtampai yra parodytos palaikomajame paveiksle S1 13 . Mes naudojome NW perimetrą (πd), kur d yra NW skersmuo, NT atveju mes panaudojome vidutinį apskritimą.

Image

, kur CG dia ir NT w yra atitinkamai nanovamzdelio šerdies vartų skersmuo ir storis. Kaip matyti, nanovamzdelių architektūra turi 5 kartus didesnę normalizuotą srovės išvestį nei GAA NW architektūra. Abi architektūros I ON / I OFF suteikia daugiau nei 10 5 . Palyginome abiejų prietaisų slenkstinės įtampos, V T, vertes, ir jos buvo atitinkamai –0, 58 V ir –0, 63 V NT ir NW TFET, parodydamos 0, 05 V skirtumą, naudodamos pastoviosios srovės metodą, apibrėžiantį V T esant normalizuota srovė I ds = 10 −7 A / μm 14 . Tačiau mes taip pat naudojome Boucart ir kt. Pasiūlytą ribos apibrėžimą . teigdamas, kad TFET slenkstinę įtampą galima fiziškai apibrėžti remiantis kliūties pločio prisotinimu, susiaurėjančiu V gs 15 atžvilgiu . Pagal naują ribinio balsavimo apibrėžimą V TG yra įtampa, kuriai esant pirmasis translaidumo koeficientas g m rodo maksimalią vertę V gs 15 atžvilgiu . Mes nustatėme, kad V TG = atitinkamai –0, 73 ir –0, 72 V atitinkamai NT ir NW TFET, tai rodo, kad abu įrenginiai turi panašias slenkstinės įtampos vertes. Abu slenkstinės įtampos ištraukimo būdai yra parodyti S2 paveiksle. Taigi, tai patvirtina palyginimo teisingumą, nes abu įrenginiai rodo panašias normalizuotas I OFF ir V TG reikšmes.

Image

Visas dydis

Image

Visas dydis

3 pav. B) lyginamos 10 nm NT ir NW FET SS vertės. Abiejų architektūrų SS vertės per 5 dešimtmečius yra mažesnės nei 60 mV / dec1. Tačiau NW architektūros TFET rodo žemesnes SS reikšmes kaip 25 mV / dec, o žemiausios NT vertės NTFET yra ~ 40 mV / dec. Anksčiau mes parodėme, kad taip yra dėl to, kad GAA architektūroje galutinai valdoma elektrostatinė sistema 6 . Tačiau eksperimentiškai buvo pranešta, kad mažesnis nutekėjimo pakrypimas duoda žemesnį tašką ir vidutinį SS 16, kaip parodyta ir atraminiame S3 paveiksle, kai V ds = –0, 8 V, kur NT TFET rodo mažiausią tašką SS 22 mV / dec, ir NW TFET rodo minimumą, jei 23 mV / dec. Priežastis ta, kad mažesnės V ds iš esmės suteikia mažesnę I ON min, I ON reikšmę ties SS svyravimo keliu, taigi taip pat sumažėtų vidutinis SS nuolydis. Mes taip pat palyginome 10, 20, 30 nm NW TFET normalizuotą „įjungtą“ srovę su 10 nm NT TFET (4 pav. (A)). 10 nm NT TFET rodo ne normalizuotą I ON ~ 0, 32 mA, o NW TFET rodo I ON ~ 5, 9 × 10 –6 A, 2, 51 × 10 –5 A, 5, 31 × 10 –5 A 10, 20 ir Atitinkamai 30 nm NW. Tai reiškia, kad 10 nm NTFET rodo 54 ×, 13 × ir 6 × pavaros srovės padidėjimą, palyginti su 10, 20 ir 30 nm skersmens NW TFET. Kalbant apie SS (4 pav. B), matyti, kad tik 10 ir 20 nm NW TFET ir 10 nm NT TFET gali pasiekti mažesnę nei 60 mV / dec. SS. Taigi, norint išlaikyti mažą SS, būtina turėti mažo skersmens NW.

Image

Visas dydis

Diskusija

Norint tiekti didelę pavaros srovę išlaikant mažą SS, neišvengiamai reikia išdėstyti mažo skersmens NW. Tačiau tai įvyktų lustų ploto ir nuotėkio ne valstybėje sąskaita, kaip bus matyti kituose skyriuose. Be to, būtų prarasta maža „išjungta“ TFET charakteristika, nes masyvas bent jau padaugins „OFF“ būsenos nuotėkio srovę iš NW skaičiaus masyve, reikalingame tiek pat „įjungta“ srovė kaip ir. vienas NT. Todėl, kai 54 NW matricos yra 10 nm skersmens NW, nuotėkis būtų bent 13 × didesnis, palyginti su vienu 10 nm NT. Galiausiai, nors galima teigti, kad masyvas galėtų padidinti srovės reikšmę „ĮJUNGTA“, pavyzdžiui, dėl parametrų, tokių kaip slenkstinė įtampa, jautrumas, pavyzdžiui, esant NW pločio pokyčiams, gali sumažėti SS posūkis dideliam prietaisų rinkiniui 17 . Naujausi visų silicio NW p ir n tipo TFET, kurių skersmuo mažesnis kaip 20 nm, kurie rodo, kad didžiausia įjungta srovė įjungta nA režime, o normalizuota „įjungta“ srovė yra 1, 2 µA / µm, parodymai apie 60 mV / dec ., 19 . Tačiau išbandžius TFET masyvą, buvo įrodyta, kad mažesnėms nei 60 mV / dec. SS srovėms yra tik 0, 01 µA / µm 20 . Taip pat buvo pastebėtas sumažėjęs SS nuolydis, kai didesnė išleidimo srovė, didžiausia I ON = 64 μA / μm, kai V DD = 1, 0 V, o esant didesniam vartų įlinkiui V GS = 2 V. Kita vertus, 52 mV / skilimas buvo parodytas esant dar didesniam I ON = 100 μA / μm, kai V DD = 1, 0 V, o V gs = 1 V, kai silikoniniai vienaląsčiai SOI pagrįsti TFET yra vertikaliai savaime suderinti viršutinių vartų struktūra ir 70 nm storio. SOI su 2 nm efektyviuoju oksido storiu (EOT) 21 . Dvigubų vartų įtemptos geometrinės struktūros TFET, kurių pavaros srovė yra 300 μA / μm, esant 50 mV / dec.

Visas dydis

Image

Visas dydis

Pilno dydžio lentelė

Taip pat palyginome 10 nm nanovamzdelių ir 10 ir 20 nm GAA NW TFET BTBT generavimo greitį (7 pav. (A)). Spalvų žemėlapiai su BTBT generavimo greičiu ir 10H NT, 10 nm NW ir 20 nm NW TFET rekombinacijos greičiu, pateikiami atraminėse S4, S5 ir S6 figūrose, parodydami skerspjūvius kanalo, per kurį mes atlikome, viduryje. matavimai. 10 nm skersmens nanolaidai rodo šiek tiek didesnę BTBT kartos smailę - 1, 6 × 10 32 (cm −3 s − 1 ), palyginti su 10 nm storio nanovamzdeliais, rodantys ~ 1, 5 × 10 32 (cm − 3 s − 1 ), dėl trumpesnio tunelio ilgio, λ, nanolaidų architektūrai. Tikimasi panašaus didžiausio BTBT generavimo greičio, nes teoriškai įrodyta, kad mastelio tunelių ilgio λ skirtumai tarp GAA ir dvigubų vartų architektūros, primenantys „NT Core-Shell“ vartų architektūrą, sumažina kūno storį ≤ 10 nm ir beveik sumažėja, kai kūno storis yra 5 nm 10 . Kita vertus, didesnio skersmens nanolaidai (20 nm) rodo mažesnį smailių tunelių dažnį - 5, 53 × 10 31 (cm −3 s − 1 ) dėl didesnio kūno storio, dėl kurio padidėja tunelio ilgis, λ, vertės. Tačiau vienas esminių skirtumų tarp dviejų architektūrų yra atstumas, per kurį BTBT generacija yra reikšminga atokiau nuo Si / InAs sąsajos. NT atveju mes pastebime, kad BTBT generavimo greitis yra didesnis didesniu atstumu, beveik 7 nm į Silicio kanalą, palyginti su 10 nm ir 20 nm NW, kaip parodyta (7 pav. A)) . Tai rodo aukštesnį NT architektūros šoninį tuneliavimą per „Si-InAs“ sąsają, palyginti su šiaurės vakarų architektūra, ir tai galėtų paaiškinti didesnę normalizuotą srovę. Tokia priežastis yra ta, kad analizuojant juostų diagramas 10 nm NT ir NW TFET, parodytas S7 paveiksle, nustatyta, kad skylių gradientas kvazi Fermi lygyje yra didesnis NT TFET, kai judame iš Si / InAs sąsaja su Si kanalu. Tai svarbu, nes BTBT tunelis yra proporcingas valentinės juostos gradientui, atsižvelgiant į naudojamą režimą. Taigi, didesnis nuolydis atitinka mažesnį skenavimo tunelio ilgį, λ. Be to, šoninį tuneliavimą iš esmės riboja inversinio sluoksnio storis, esant „ON“ būsenai, todėl jis yra jautrus kanalo ir šaltinio sąsajos skerspjūvio plotui.

Image

Visas dydis

Kita vertus, 10 nm NW TFET rodomas didesnis BTBT generavimo greitis, kai judama nuo sąsajos į InAs šaltinį, ir tai rodo didesnį vertikalų tuneliavimą šaltinyje, palyginti tiek su 10 nm NT, tiek su 20 nm NW TFET. Nors heterostruktūriniuose TFET yra reikalingas didesnis vertikalus tuneliavimas, norint padidinti pavaros srovę 23, tai taip pat gali sukelti didesnę Shockley-Reed-Hall (SRH) rekombinaciją mažo tiesioginio juostos tarpo InAs šaltinyje. Analizuojant SRH rekombinacijos greitį (7 pav. (B)), nustatyta, kad didžiausias SRH rekombinacijos greitis esant 10 nm NW yra beveik eilės laipsniu didesnis nei 10 nm NT TFET, taip pat 20 nm NW TFET. Norėdami gauti kiekybinį BTBT generavimo ir SRH rekombinacijos greičio įtakos pavaros srovei supratimą, išanalizavome integruotą sritį po kreive (7 pav. (A – b)). 10 nm NT BTBT kartos kreivėje buvo nustatyta, kad plotas po kreivės yra 8, 4% didesnis nei 10 nm NW kreivės ir 45% didesnis nei 20 nm NW kreivės. Iš dalies tai gali lemti didesnę ne normalizuotą srovę, matomą 10 NT TFET, 54 ×, palyginti su 10 nm nanodalelių TFET. Nanovamzdelių tunelių skerspjūvio plotas yra didesnis, palyginti su 10 nm nanodais. Kadangi 100 nm storio šerdies vartų skersmens nanovamzdeliai, kurių storis yra 10 nm, turi 44 × 10 nm nanodalelių skerspjūvio plotą. Taigi padauginus apvalkalą už papildomą 8, 4% tūrinės juostos juostos generavimo pagal papildomą skerspjūvio plotą, gaunamas 47, 7 x numatomas srovės padidėjimas. Plotas po SRH rekombinacijos kreive, kai 10 nm NT 8, 7 × 10 nm NT ir 12 × 20 nm NW plotas.Tai parodo nanovamzdelių tranzistoriaus architektūros galimybes radikaliai pagerinti tunelio pavaros srovės stiprumą. FET į vertes, kurios yra palyginamos su moderniausiu CMOS dėl didesnio BTBT generavimo greičio ir mažesnio SRH rekombinacijos greičio, palyginti su šiaurės kūno architektūra tuo pačiu kūno storiu.

Mes užkirtome kelią diskusijoms dėl nanovamzdelių TFET gamybos, nes jie nepatenka į šio dokumento taikymo sritį ir yra mūsų atitinkamame darbe. Atsiradus III-V kanalo medžiagai ant silicio 12, 24, nanovamzdelių įtaisas gali būti formuojamas iš apačios į viršų.

Išvada

Mes pristatėme nanovamzdelių architektūros, turinčios vidinius / išorinius šerdies apvalkalo vartus, privalumus, skirtus naudoti heterostruktūros (Si / InAs) TFET, palyginti su visame pasaulyje esančiais nano laidų TFET. 3D įrenginio modeliavimas parodė, kad p kanalo nanovamzdelių TFET gali pralenkti nanovielių masyvus, išsaugant lusto plotą ir esant palyginamoms SS reikšmėms. Mes tikime, kad nanovamzdelių architektūra kartu su III-V / IV hetero-struktūros medžiagų sistemomis žada puikų našumą, ypač mažos galios vartotojų skaičiavimo programas.

Metodai

Norėdami ištirti nanovamzdelių architektūros pranašumus, palyginti su nanodalelėmis, naudojant heterostruktūrinę Si / InAs TFET platformą, 3D NT (1 paveikslas) ir GAA NW TFET modeliavimas naudojant Synopsys ™, naudojant dinaminį nelokalų kelią BTBT modelis . Šiuo atveju buvo manoma, kad netiesioginis BTBT modelis yra, nes Si yra netiesioginė juostos juostos medžiaga. Šio modelio tunelinis kelias apskaičiuojamas kaip tiesi linija, kurios kryptis priešinga valentinės juostos ir galo laidumo juostos gradientui. Palyginti abu įtaisai, kurių vartų ilgis (L g ) yra 20 nm. Silicio nutekėjimas yra poodinis, kurio akceptoriaus aktyvioji koncentracija N A = 1 × 10 20 cm – 3, tuo tarpu naudojamas vidinis kanalas. InAs šaltinis buvo naudojamas n-dopingo vartojimui, kai aktyvi donoro koncentracija N D = 1 × 10 18 cm – 3, abu būdingi anksčiau parodytam prietaisui 24 . Tiek nanovamzdelio storis, tiek nanovielio skersmuo yra 10 nm. Abiejų prietaisų vartų metalo darbo funkcija yra 4, 53 eV, o nitridinių vartų dielektrikas yra laikomas esant efektiniam oksido storiui EOT 0, 5 nm. Dinaminis nelinkalinis juostos-juostos (BTB) tuneliavimo modelis yra naudojamas kartu su Shockley-Reed-Hall rekombinacija ir dreifo-difuzijos fizika. Silikoninių juostų tunelių (BTBT) parametrai „A“ ir „B“ yra atitinkamai 4 × 10 14 cm – 3 s – 1 ir 1, 9 × 10 7 V cm – 1, atitinkamai 24, 25 . InAs atveju BTBT parametrai buvo imami atitinkamai kaip 9 × 10 19 cm −3 s −1 ir 1, 3 × 10 6 V cm − 1 11 .

Šis lyginamasis modeliavimo tyrimas neapima jokių vartų sutapimų su šaltiniu, daroma prielaida, kad sąsaja yra ideali ir nėra trūkumų dėl įtempimo, ir atsižvelgiama į tunelių gaudymą spąstais dėl dopantų sukelto defektų lygio. Tačiau neatsižvelgiama į dažnių diapazonus, atsirandančius dėl deformacijos, kvantinio gimdymo ir daugialypio slėnio BTBT poveikio. Dinaminiame nevietiniame BTBT modelyje naudojamas dviejų juostų modelis Kane'as, kuris yra paprastas dviejų juostų modelis, galintis apimti vieną laidumo juostą ir vieną valentinę juostą. Jis suformuluotas kaip dvi susietos į Schrodingerio lygtis laidumo juostai ir valentingumo juostai. vokų funkcijos. Sujungimo terminas nagrinėjamas k • p perturbacijos metodu, kuris pateikia vieno elektrono Schrodingerio lygties sprendinius laidumo juostos dugno ir valentinių juostų viršuje, kur atitinkamai didžioji dalis elektronų ir skylių., yra koncentruoti. Manoma, kad valentinės juostos ir laidumo juostos dispersijos santykis yra didelis. Ši modeliavimo schema anksčiau buvo naudojama literatūroje simuliuoti tunelių susidarymą hetero-struktūrose tiek Si / InAs Esaki diodams, tiek TFET 11, 25 . Nanovamzdelio TFET silicio kanalo storis yra 10 nm, o vidinio šerdies vartų skersmuo (CG dia ) - 100 nm. Manoma, kad visi kontaktai yra ohmi, o kontaktinis pasipriešinimas yra nulinis.

Papildoma informacija

PDF failai

  1. 1.

    Papildoma informacija

    Papildoma informacija

Komentarai

Pateikdami komentarą jūs sutinkate laikytis mūsų taisyklių ir bendruomenės gairių. Jei pastebite ką nors įžeidžiančio ar neatitinkančio mūsų taisyklių ar gairių, pažymėkite, kad tai netinkama.